論理回路設計経験なし、もちろんFPGAも触ったことがない。でも、やらざるを得なくなったので、今急いで調べてやっています。
ザイリンクスSpartan-6、SP605評価ボードを使って、FPGAを動かす実験をしています。
今回は、
「（テストで用いる）データ・パラメーターをFPGA上に、RAM/ROM初期値として持っておく」
ということがやりたかったんです。
そのやり方を調べました。
※メモ：ISEでなく、Vivadoを使うなら、こちらの本は参考になる↓
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目次
FPGA(Xilinx Spartan-6)に大量のテストデータ値を埋め込んでおく方法を調べた
冒頭の話、そもそも専門用語がわからなかったので、ネットで下記のキーワードで検索をしました。
- Xilinx FPGA ROM生成ファイル
- Xilinx ISE シリアル転送するデータをFPGAに埋め込む方法
- xilinx テストパタンの数値データのファイルを生成
- xilinx テストデータのファイル生成
- xilinx .memファイル生成
調べまくった結果、多分これでいけるなという内容が分かりました。
そのきっかけが、こちらの掲示板↓→リンク切れになっていました 21.08.05
問題としていたXilinxの内部RAMの初期化方法がわかりました．
その解決方法はコア・ジェネレータを用いた解決方法です．
(tomatoさま＞VHDLはシングルポートブロックRAMの場合に限り，VHDLソース上で初期値を設計できることと思います．Verilogの場合，それができないのでVerilog-HDLソース上で初期値を与えることもできません．)いままでは，HDLソース上でRAMを書いていましたが，そのRAM別のモジュールに分解します．そのRAMをコア・ジェネレータを用いてIP coregenとして新規作成します．そして，同じくコア・ジェネレータを用いて初期化ファイルを作成し，目当てのRAMに割り当てます．
この方法を用いるとRAM上に初期設計を書き込むことができます．
引用元：https://www.fpga.co.jp/cbbs/srch.cgi?logs=all&word=coregen
Xilinx ISEを使って、ROM/RAM初期値を埋め込む手順
調べた内容を整理すると、下記の手順で出来ることが分かりました↓
- 埋め込みたい初期値データは、COEファイルに作成しておく。（自分で作成。フォーマットは別途Xilinx社マニュアルに記載あり）
- ISEの中に入っているCore generator（コアジェネレータ） を起動し、COEファイルを読み込んで、RAM/ROMの初期値ファイルを生成する（FPGAのBRAM（ブロックＲＡＭ＊）上にデータが置ける）
- ISEツール左側のツリー構造のところに、ファイルが生成出来ていることが確認出来る（TOPモジュール側で、今回生成したモジュールのインスタンス指定する必要あり）
＊ブロックＲＡＭ １ブロックにつき、１８Ｋｂ
私が使用しているSpartan-6（XC6SLX45T）の場合、１１６ブロック存在し、合計２０８８Ｋｂ分の領域が使用可能。バイト数でいうと、８で割って、２６１ＫＢＹＴＥ存在する。
Core Generatorの使い方に参考にさせて頂いた先輩方のサイト一覧
コアジェネレータの使い方については、以下の個人運営（？）サイトで先輩方が非常に有益なメモを残してくれていたので、引用させていただきます↓
- Core Generatorの使い方 参考サイト１（コアジェネ 箇条書きの簡潔説明 慶応大学）→リンク切れになっていました 21.08.05
- Core Generatorの使い方 参考サイト２（コアジェネ Verilog-HDL講習会資料）
- Core Generatorの使い方 参考サイト３（COEファイルのフォーマット説明）
- Core Generatorの使い方 参考サイト４（ＲＯＭファイル生成手順）
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まとめ
今回は、COEファイルを生成して、FPGA上に初期値（ＲＯＭデータ）を埋め込む方法について調べました。
ザイリンクスSpartan-6は、幸いにももうすでに10年以上前のもの。
幸い、ネット上にはFPGAの先輩方がメモ書きを残してくれているので、今後もネットでググりまくって使い方を覚えていくしかありません。覚悟を決めました。
覚えたことを忘れないように、このブログ記事にも勉強したことをアップしていきたいと思っています。
※メモ：ISEでなく、Vivadoを使うなら、こちらの本は参考になる↓
コメント
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